个人简介｜拥有17年算法与芯片领域从业经验，目前主要聚焦端侧大模型的技术研究与应用探索，包括研究大模型在终端设备上的推理与部署优化，关注计算效率、内存占用、功耗及软硬件协同；开展端侧大模型应用开发与规划，从用户需求和产品场景出发，探索模型能力与终端体验的结合，推动端侧AI在实际产品中的落地。

报告题目｜终端产品对端侧大模型的需求与挑战

报告摘要｜报告从需求、商业可行性与技术可行性框架，探讨终端产品对端侧大模型的需求与挑战。结合主流手机厂商的公开实践，分析摘要、翻译、个人记忆与智能体等场景的用户价值，以及端侧模型在能力、体验和成本上的差距。重点讨论多模态推理对算力与带宽的要求，续航、温升、内存共享和软件适配等约束，并分析量化、稀疏模型与推测解码带来的变化。提出面向真实用户任务的联合验证思路，推动终端、模型与存内计算芯片团队共同改善端侧AI体验。

个人简介｜铭芯启睿董事长。研究方向为新型非易失存储、神经形态器件、类脑计算与存算一体芯片。发表SCI论文100多篇，Google引用30000多次，获授权发明专利90项，获国家自然科学二等奖等。

报告题目｜异构存算与三维集成驱动的端侧大模型推理

报告摘要｜单一存算介质难以满足端侧大模型多样化的计算需求。本报告面向端侧大模型推理，探讨RRAM、SRAM与DRAM的异构存算协同架构：利用RRAM实现高密度存储与高能效存算，SRAM承担高带宽、低延迟的中间数据处理，DRAM提供大容量权重参数及KV Cache存储；进一步结合先进三维集成，实现不同存储与计算芯粒间的高带宽、低功耗互连；最后在此基础上，通过软硬件优化与片上动态任务调度，实现不同存储介质间的计算、访存与存储资源的高效协同，提升端侧大模型的推理时效与能效。

个人简介｜在中美有近30年芯片行业经验，是国内最早投身存算一体架构AI芯片技术研发的技术和产业专家，也是业内稀缺的同时具备GPU、CGRA可重构、GPGPU、存算一体等不同架构AI芯片技术和产业经验的专家。于2023年入选国家级重大人才工程，担任2024年科技部“战略性科技创新合作”重点专项的课题负责人。

报告题目｜通用存算一体的三大定律

报告摘要｜本报告针对存算一体技术路线分散、产业缺乏统一认知框架的问题，提出通用存算一体的三大定律：搬运代价定律、通用边界定律与异构终局定律，并据此给出可大规模商用的通用存算一体定义及四维评估坐标系。CIM+GPGPU超异构路线是当前唯一达到“通用存算一体”层级的技术路径，可在12-28nm成熟工艺下实现先进工艺GPU的性能，不依赖EUV与HBM，为国产AI算力提供自主可控新路径。

个人简介｜毕业于复旦大学微电子学院，获博士学位。研究方向聚焦端侧大模型AI芯片与3D存算及近存算一体化架构，主导多个AI芯片项目的规格定义、架构设计与流片落地，在端侧大模型推理能效与3D存算一体化技术上实现多项关键突破。

报告题目｜端云协作推理和云端推理新范式

报告摘要｜端云协作推理让云端通用算力与端侧芯片从"各自为战"走向"协同分工"：端侧承接低时延、隐私敏感与轻量负载，云端承载大规模、高算力任务。云端推理新范式则以PD分离匹配最适算力单元，构建3D堆叠高带宽专用推理芯片+GPGPU 异构算力集群，突破"内存墙"瓶颈，实现更高性能、更优能效、更低成本的推理供给。端云协同、异构融合，突破“内存墙”，将共同开启高性能、高能效、低成本的推理新范式。

个人简介｜杭州微纳核芯首席科学家，北京大学博士生导师，国家杰出青年科学基金获得者。研究方向为超低功耗芯片、存算一体AI芯片、模拟与数模混合芯片。发表论文70余篇，获ISSCC 2021最佳芯片展示奖、中国半导体十大研究进展等荣誉。

报告题目｜首创三维存算一体3D-CIM?新架构，开辟大模型推理万亿新赛道！

报告摘要｜随着大模型从训练驱动转向推理驱动，AI手机、AIPC、具身智能等端侧场景加速落地，传统冯·诺依曼架构面临“存储墙”与“功耗墙”双重瓶颈，先进工艺禁运加剧供给困境。三维存算一体技术，通过存储与计算单元三维垂直堆叠，叠加SRAM存内计算，同等工艺下算力密度提升4倍以上；融合RV-CIM?开源指令集及编译栈，打通全自主链路，显著的降低数据搬运开销，在国产成熟工艺上实现高吞吐、低功耗、低成本推理芯片，22nm工艺即可达到传统7nm芯片算力密度，成本降低4倍，撬动大模型推理万亿新赛道。

个人简介｜南方科技大学教授，迈特芯创始人。国家领军人才及特聘专家，连续两届荣获吴文俊人工智能奖。长期从事高性能集成电路芯片（大模型芯片）设计，近30年的科研积累，发表论文400余篇、10部中英文专著、授权专利30余项。

报告题目｜张量脉动，四级跃迁——迈特芯端侧大模型芯片的破局实践

报告摘要｜本演讲介绍端侧大模型部署对低功耗、高带宽、高利用率芯片的核心诉求，分析传统架构在端侧场景面临低功耗、低成本、高性能的不可能三角。通过深入解析迈特芯张量脉动TPU与3D DRAM-TPU存算协同架构，阐述如何以分布式访存与分级卸载达到利用高利用率，从而破局低成本、低功耗、高性能。同时，将进一步展开从EdgeLLM、EdgeMoE、EdgeVLM到EdgeVLA的四级技术跃迁。最后结合芯片原型展望大模型从语言、多模态到具身在端侧闭环的落地潜力。

个人简介｜上海交通大学研究员、博士生导师。CCF YOCSEF上海候任主席，国家重点研发计划首席科学家，国家级高层次青年人才。主要研究AI芯片与系统、存算一体架构及软硬件协同，相关成果应用于国产AI芯片与算力平台。在DAC、ISCA、Micro、TCAD、TC、TVLSI等国际会议和期刊发表论文60余篇，2010年获ICCAD最佳论文提名，五篇论文引用数在其会议收录论文中排前5%，研究成果被写入IEEE P1838标准。

报告题目｜存算一体走向端侧：从局部加速到系统协同

报告摘要｜大模型与智能体加速落地手机、AIPC 等终端，端侧功耗与内存带宽约束日益突出，存算一体被视为突破 "内存墙" 的关键路径，但阵列能效优势并不自动转化为整机收益。本报告围绕三点展开：量化与模型结构演进后，哪些端侧负载仍受数据移动制约？存算单元如何与 CPU/NPU 协同而不引入新的数据搬移与争用？从论文加速走向终端商用，还需哪些可验证的技术条件？报告结合统一共享内存、异构协同调度与大模型解码优化等前沿研究，给出未来 3—5 年趋势判断及成立条件，探讨存算一体从技术亮点走向产业采用的关键一跃。

CNCC是一个宏观论述技术趋势的大会，具有规格高、规模大、内容丰富等特点，会议形式包括大会特邀报告、大会论坛、专题论坛、特色活动及展览。大会汇聚两院院士、国内外顶尖学者、知名企业家等亲临大会，展望前沿趋势，分享创新成果。ACM、IEEE CS、IPSJ、KIISE等国际计算机组织的代表也多次获邀现场参加这一盛会。CNCC2026将于10月21-24日在四川省成都市举办，大会主题是“数聚驱动，智算未来”，欢迎各界前来参会。